Laporan Akhir 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Simulasi  

6. Analisa  

7. Link Download  

1. Jurnal [Kembali]

2. Alat dan Bahan[Kembali]

A. Alat dan Bahan (Modul De Lorenzo)

1. Jumper

Gambar 1. Jumper

2. Panel DL 2203D
3. Panel DL 2203C
4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

B. Alat dan Bahan (Proteus)

1. IC 74LS112 (JK filp flop)

Gambar 3. IC 74LS112

2. IC 7474 (D Flip Flop)

Gambar 4. IC 7474

3. Power DC

Gambar 5. Power DC

4. Switch (SW-SPDT)

Gambar 6. Switch

5. Logicprobe atau LED

Gambar 7. Logic Probe

3. Rangkaian Simulasi[Kembali]

4. Prinsip Kerja Rangkaian[Kembali]

Pada percobaan ini, kaki R (reset) terhubung ke B0, kaki S (set) terhubung ke B1, kaki J terhubung ke B2, kaki clk terhubung ke B3, dan kaki K terhubung ke B4. Output yang dihasilkan adalah Q yang terhubung ke H7 dan Q' yang merupakan komplement dari Q dan terhubung ke H6. Kaki D terhubung ke B5 dan kaki clk terhubung ke B6. Output yang dihasilkan adalah Q yang terhubung ke H4 dengan input 0 dan Q' yang terhubung ke H3.

Pada percobaan ini memiliki tujuh kondisi yaitu sebagai berikut:

• Saat B0=0, B1=1, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka output J-K Flip Flop dan D Flip Flop bernilai sama yaitu Q=0 dan Q'=1.
• Saat B0=1, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output pada J-K Flip Flop 1 dan pada D Flip Flop juga 1. Ini dikarenakan pada rangkaian ini merupakan aktif low, jika diberi input 0, maka dia aktif atau berlogika 1.
• Saat B0=0, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop dimana Q=1 dan Q'=1. Kondisi ini dinamakan kondisi terlarang, karena Q dan Q' memiliki nilai yang sama yaitu 1. Seharusnya untuk nilai Q dan Q' itu berlawnana satu sama lain, tteapi pada kali ini, dia memiliki nilai yang sama. Oleh sebab itulah kondisi ini disebut kondisi terlarang. Kondisi ini juga disebut sebagai kondisi tidak stabil..
• Saat B0=1, B1=1, B2=0, B3=clock, B4=0, B5=0, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah Q=0 dan Q'=1.
• Saat B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=0 dan Q'=1, sedangkan pada D Flip Flop nilai yang diperoleh adalah Q=0 dan Q'=1.
• Saat B0=1, B1=1, B2=1, B3=clock, B4=0, B5=don't care, dan B6=0, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah Q=0 dan Q'=1.
• Saat B0=1, B1=1, B2=1, B3=clock, B4=1, B5 dan B6 diputus, maka outputnya dalam kondisi toggle, dimana ia berlawanan dengan ouput sebelumnya.

5. Video Simulasi[Kembali]

6. Analisa[Kembali]

Analisa input dan output pada masing-masing kondisi, buatkan prosesnya menggunakan rangkaian dalam masing-masing flip flop.

KONDISI 1

Saat ini, B0=0, B1=1, sementara B2, B3, B4, B5, dan B6 don't care. Pada kondisi ini, yang paling berpengaruh adalah S dan R yang bersifat active low, dimana pada kondisi ini yang aktif adalah R sehingga Q'=1 dan Q=0.

KONDISI 2

B0=1, B1=0, sementara B2, B3, B4, B5, dan B6 don't care. Pada kondisi ini, yang paling berpengaruh adalah S dan R yang bersifat active low, dimana pada kondisi ini yang aktif adalah S sehingga Q=1 dan Q'=0.

KONDISI 3

B0=0, B1=0, sementara B2, B3, B4, B5, dan B6 don't care. Pada kondisi ini, yang paling berpengaruh adalah S dan R yang bersifat active low, dimana pada kondisi ini keduanya aktif, sehingga Q dan Q' berlogika 1. Kondisi ini merupakan kondisi terlarang sebab Q dan Q' yang seharusnya berlogika berlawanan memiliki logika yang sama.

KONDISI 4

B0=1, B1=1, B2=0, B3=CLK, B4=0, B5=0, dan B6=1. Pada kondisi ini, S dan R tidak aktif, sehingga output dipengaruhi oleh J, K, dan CLK. Output dari kondisi ini pada J-K flip-flop adalah Q=0 dan Q'=1. Sementara itu, output pada D flip-flop dipengaruhi oleh D dan CLK. Output pada D flip-flop adalah Q=0 dan Q'=1.

KONDISI 5

B0=1, B1=1, B2=0, B3=CLK, B4=1, B5=1, dan B6=0. Pada kondisi ini, S dan R tidak aktif, sehingga output dipengaruhi oleh J, K, dan CLK. Output dari kondisi ini pada J-K flip-flop adalah Q=0 dan Q'=1. Pada D flip-flop, CLK-nya tidak aktif, sehingga outputnya Q=0 dan Q'=1.

KONDISI 6

B0=1, B1=1, B2=1, B3=CLK, B4=0, B5=don't care, dan B6=0. Pada rangkaian J-K flip-flop di kondisi ini, S, R, dan K tidak aktif, sementara J aktif, sehingga outputnya Q=1 dan Q'=0. Sementara, pada rangkaian D flip-flop, CLK-nya tidak aktif, sehingga outputnya tetap.

KONDISI 7

B0=1, B1=1, B2=1, B3=CLK, B4=1, sementara B5 dan B6 diabaikan. Pada kondisi ini, S dan R aktif, sementara J dan K mengakibatkan Togle . Sementara, pada rangkaian D flip-flpo output Q=0 dan Q'=1

7. Link Download[Kembali]

• Rangakaian simulasi [klik disini]
• Video simulasi [klik disini]
• HTML [klik disini]