Modul 3 Percobaan 2 Kondisi 5
Percobaan 2 Kondisi 5
Buatlah rangkaian seperti gambar percobaan 2 ubah besar sumber dengan 3 v- Sebelum disimulasikan
- Setelah disimulasikan
Pada rangkaian ini terdapat SW-SPDT, dimana kaki yang terhubung dengan power supply berfungsi sebagai pengindikasi logika 1 dan kaki yang terhubung dengan ground berfungsi sebagai logika 0. Di sini terdapat 2 buah ic, yaitu 74LS90 dan 7493. Rangkaian ini termasuk ke dalam rangkaian counter asyncronous, artinya hanya flip-flop pertama yang mendapatkan sinyal clock atau tegangan awal dari clock, sedangkan flip-flop selanjutnya clocknya berdasarkan output dari flip-flop sebelumnya.
Pada rangkaian percobaan 2a, terminal CKBnya tidak terhubung dengan output Q0 dan output QA, sehingga akan menghasilkan perhitungan yang acak atau tidak berurutan. Hal ini dikarenakan CKB itu hanya mempengaruhi output Q1,Q2,Q3 atau QB, QC, QD. Jadi, karena CKB tidak disambungkan ke Q0 dan QA, akan menyebabkan perhitungannya acak.
Pada rangkaian percobaan 2b, terminal CKBnya terhubung dengan output Q0 dan output QA, sehingga akan menghasilkan perhitungan berurutan. Hal ini dikarenakan CKB itu hanya mempengaruhi output Q1,Q2,Q3 atau QB, QC, QD. Jadi, karena CKB disambungkan ke Q0 dan QA, akan menyebabkan perhitungannya menjadi berurutan.
Pada rangkaian ini, dapat dilihat bahwa inputan clocknya memiliki prinsip kerja aktif low, sehingga keluarannya akan berubah saat inputan clocknya mencapai fall time yaitu dari 1 ke 0. Saat inputan ic counter ini divariasikan, maka akan menghasilkan keluaran sesuai dengan perubahan inputan clock. Dikarenakan inputan clocknya berupa input fall time yaitu aktif saat logika 1 ke 0, maka outputnya akan berubah secara berurutan.
Tidak ada komentar:
Posting Komentar