Modul 3 Percobaan 1 Kondisi 6
Percobaan 1 Kondisi 6
Buatlah rangkaian seperti gambar percobaan 1 dengan menggunkan D flip flop dan output 8 bit- Sebelum disimulasikan
- Setelah disimulasikan
Pada percobaan 1 digunakan rangkaian counter asyncronous. Pada rangkaian ini digunakan D flip- flop yang disusun secara seri sebanyak 8 buah agar mendapatkan output 8 bit. Kaki high SPDT terhubung pada VCC dan kaki low SPDT terhubung ke ground. Dapat dilihat pada rangkaian, sinyal CLK hanya terhubung pada pin CLK flip-flop yang pertama dan input pada pin CLK dari flip- flop selanjutnya dipengaruhi oleh output dari flip-flop sebelumnya sehingga nilai dari keluarannya delay. Sebab itu, output berubah tergantung nilai output flip-flop sebelumnya yang menyebakan keluaran output bergantian atau tidak serempak dan nilai dari output random.
Rangkaian ini terdiri dari delapan flip-flop D yang terhubung dengan input logika 1 pada setiap pin D dan clock yang sama untuk semua flip-flop. Ketika sinyal clock aktif (rising edge), setiap flip-flop akan mengambil nilai yang ada di input D, yaitu logika 1. Oleh karena itu, setelah clock aktif, semua output flip-flop akan berlogika 1, karena nilai 1 dari input D disimpan dan diteruskan ke output "Q" pada setiap flip-flop secara bersamaan. Hal ini menjelaskan mengapa seluruh output berlogika 1.
Tidak ada komentar:
Posting Komentar