A. Alat dan Bahan (Modul De Lorenzo)
1. Jumper
Gambar 1. Jumper
2. Panel DL 2203D
3. Panel DL 2203C
4. Panel DL 2203S
Gambar 2. Modul De Lorenzo
B. Alat dan Bahan (Proteus)
1. IC 74LS112 (JK filp flop)
Gambar 3. IC 74LS112
2. IC 7474 (D Flip Flop)
Gambar 4. IC 7474
3. Power DC
Gambar 5. Power DC
4. Switch (SW-SPDT)
Gambar 6. Switch
5. Logicprobe atau LED
Gambar 7. Logic Probe
3. Rangkaian Simulasi[Kembali]
Dalam percobaan ini, digunakan IC 74LS112 yang merupakan jenis IC J-K Flip Flop. Pada rangkaian ini, kaki R (reset) terhubung ke B0 dengan input 1, kaki S (set) terhubung ke B1 dengan input 0, kaki J dan K terhubung ke VCC, dan kaki clk terhubung ke B2 dengan input 1. Output Q terhubung ke H7 dan output Q' terhubung ke H6. Jika rangkaian ini disimulasikan, output yang dihasilkan adalah Q bernilai 1 dan Q' bernilai 0. Hal ini disebabkan karena clk bersifat aktif rendah (active low), yang berarti clk aktif saat berlogika 0. Dalam kondisi ini, kaki S (set) dengan input 0 akan mengaktifkan rangkaian, sehingga output yang dihasilkan berlogika 1.
Pada percobaan ini, juga divariasikan beberapa keadaan, yaitu:
- Jika B0=0, B1=1 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi inputan berupa 0. Karena pada percobaan ini, tepatnya pada kaki R (reset) diberi logika 0, maka untuk rangkaiannya menjadi bersifat asinkronous reset sehingga outputnya menjadi berlogika 0. Ini sesuai dengan tabel kebenaran yang ada.
- Jika B0=1, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=0. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi Q'= 0. Karena pada percobaan ini, tepatnya pada kaki S (set) diberi logika 0, maka untuk rangkaiannya menjadi aktif sehingga outputnya menjadi berlogika 1. Ini sesuai dengan tabel kebenaran yang ada.
- Jika B0=0, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=1. Ini dinamakan kedaan terlarang, karena kedua ouput sama sama memiliki nilai yang sama yaitu 1. Dimana yang seharusnya untuk nilai Q dengan Q' biasanya nilainya adalah berlawanan. Keadaan ini terjadi saat R (resert) dan S (set) sama sama diberikan inputan 0.
- Jika B0=1, B1=1 dan B2=clock, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Kondisi ini dinamakan kondisi toggle yatu kondisi disaat outputnya membalikkan nilai output sebeumnya. Dimana sebelumnya output bernilai Q=1 dan sekarang outputnya dibalikkan sehingga nilainya menjadi Q=0. Hasil ouput ini sudah sesuai dengan tabel kebenarannya.
Nilai ouput yang didapatkan dari percobaan sama dengan tabel kebenarannya, sehingga datanya dapat dikatakan akurat.
Analisa input dan output pada masing-masing kondisi sesuai jurnal.
KONDISI 1
B0=0, B1=1, dan B2=don't care. Pada kondisi ini yang paling berpengaruh adalah S dan R yang bersifat active low atau aktif saat berlogika 0, dimana yang aktif adalah R sehingga Q'=1 dan Q=0.
KONDISI 2
B0=1, B1=0, dan B2=don't care. Pada kondisi ini yang paling berpengaruh adalah S dan R yang bersifat active low atau aktif saat berlogika 0, dimana yang aktif adalah S sehingga Q=1 dan Q'=0.
KONDISI 3
B0=0, B1=0, dan B2=don't care. Pada kondisi ini yang paling berpengaruh adalah S dan R yang bersifat active low atau aktif saat berlogika 0, dimana keduanya aktif pada kondisi ini, sehingga Q dan Q' berlogika 1. Kondisi ini merupakan kondisi terlarang sebab Q dan Q' yang seharusnya berlawanan memiliki logika yang sama.
KONDISI 4
Pada kondisi 4, B0=1, B1=1, sementara B2=CLK. Pada kondisi ini, S dan R yang bersifat active low tidak aktif, sehingga output dipengaruhi oleh T. Karena kaki T diberi input CLK, maka output berubah-ubah atau disebut toggle.
- Rangakaian simulasi [klik disini]
- Video simulasi [klik disini]
- HTML [klik disini]
Tidak ada komentar:
Posting Komentar